256 bit CMOS Memory

ここで紹介するのは256 bitのCMOSプロセスのメモリ2種類で、ひとつは1 bit幅構成のMCM14537、もうひとつが4 bit幅構成のMCM14552です。
型番からわかるように、Motorola社のMC14500シリーズCMOS製品のひとつで、共通の特性を備えています。つまり、3 Vから18 Vの広い電源電圧で動作し、静的にはほとんど電力を消費せず、TTLと比べればおそろしく遅いという特徴です。どちらかというと、マイクロプロセッサのためというよりは、同じ系列のCMOS ICを組み合わせて複雑なシーケンス回路を作るときのためのメモリ素子とか、MC14500用のメモリといえるでしょう。
ちなみにどれくらい遅いかというと、MCM14537を5 Vの電源電圧で動作させたときには最悪6 usのアクセスタイムになります（標準値で2.5 usで最小400 ns）。15 V動作なら最悪1.5 us（最小115 ns）となっています。遅いことは遅いですし、ばらつきの多さも気になることでしょう。もともとCMOS ICの速度は電源電圧依存性が高く、しかも当時の技術によるトランジスタは今よりも特性が悪い上にばらつきが大きいので、こういうことになってしまいます。

MCM14537とMCM14552。

左のMCM14537の信号は一般的なメモリの制御方式に近いものになっています。
A1 1      16 VDD
A2 2      15 A0
DIN 3      14 A7
WE* 4      13 CE1*
A3 5      12 CE2*
A4 6      11 ST*
A5 7      10 DOUT
VSS 8       9 A6
ここでVDDとVSSは電源。A0からA6までがアドレス信号で、DINがデータ入力、DOUTがデータ出力、CE1*, CE2*, ST*, WE*が制御信号となっています。CE1*とCE2*はチップイネーブル信号ですが、微妙に役割が違います。CE2*はST*の代わりにも使用できるという点が異なります。ST*はストローブ信号で、Lの間だけメモリアクセスを行います。しかし、常にLにして使うことはできません。このメモリはクロックトメモリで、ST*に同期してメモリ周辺回路が動作するため、アドレス確定後にLにしなくてはなりません（あるいは常にLに固定して代わりにCE2*をクロックとして使用する）。WE*がライトイネーブルです。
読み出されたデータは内部ラッチに記憶され、再びST*とCE2*が共にLに遷移するまで残ります。逆にいえば、ST*とCE2*が共にLになる瞬間だけ読み出し動作が行われて、あとは内部回路の動作を停止して消費電力を押さえるように考えられています。データはラッチされますが、アドレスはST*などでラッチされませんから、ST*とCE2*がLの間はアドレス変更は禁止されています。

右は4 bit構成のMCM14552ですが、データの入出力が別々なので、容量の割に大型のパッケージになってます。
M     1      24 VDD
ST*   2      23 CE1*
DOUT0 3      22 CE2*
DIN0 4      21 CE3*
DOUT1 5      20 LE*
DIN1 6      19 T*
DOUT2 7      18 A5
DIN2 8      17 A4
DOUT3 9      16 A3
DIN3 10      15 A2
WE* 11      14 A1
VSS 12      13 A0
Mはモード選択信号で、データ出力ラッチの制御をラッチイネーブル信号LE*で行うかCE1*, CE2*, CE3*の信号で行うかを選択するものです。T*は出力のスリーステートバッファの制御信号で、後はMCM14537と類似の信号体系になっています。

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